應屆畢業生
學歷不限
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職位描述
該職位還未進行加V認證，請仔細了解后再進行投遞！
崗位職責： 1、根據系統需求，制定模塊設計方案，微架構，模塊RTL實現 2、搭建模塊仿真平臺，完成仿真測試 3、參與數字前端設計流程，配合后端工程師完成時序收斂及所有流片前的規則檢查 4、持續提升設計質量，包括面積，功耗，時序優化 任職要求： 1、精通Verilog設計語言，熟悉芯片設計方法學，精通低功耗設計，可靠和可測性設計 2、熟悉主流EDA工具，理解邏輯綜合、Floorplan、布局布線、時序分析、功耗分析等 3、加分項：有成功流片經驗，系統架構 4、加分項：熟悉SystemVerilog/ UVM等驗證知識，熟悉C/C ，熟悉腳本語言
注：聯系我時，請說是在佛岡人才網上看到的。
工作地點
地址：北京海淀區北京市海淀區軟件園4號路中科大洋大廈
求職提示：用人單位發布虛假招聘信息，或以任何名義向求職者收取財物（如體檢費、置裝費、押金、服裝費、培訓費、身份證、畢業證等），均涉嫌違法，請求職者務必提高警惕。
職位發布者
朱女士/..HR
銳仕方達
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請選擇
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公司規模未知
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公司性質未知
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北京市昌平
